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芯耀辉:DDR/LPDDR5时代的最强接口IP怎样打造

时间:2021-09-26 13:34   来源:neius.cn   作者:肖鸥   

随着服务器CPU支持DDR5,移动设备支持LPDDR5,DDR/LPDDR5的商用时代开始了。DDR5是第五代双速率同步动态随机存储器,其最大内存传输速度可达6.4Gbps,而DDR4内存标准下为3.2Gbps。此外,DDR5还提高了DIMM的工作电压,将DDR4的电压从1.2V降低到1.1V,可以进一步提高内存的能效表现。

根据相关市场调研机构的推测,2021年DDR5将占据整个DRAM市场的10%,2024年将进一步扩大到43%。DDR/LPDDR5更高的速度和带宽不仅提供了强大的功能,也给SoC的设计带来了挑战。为了让新的SoC跟上DDR/LPDDR5的速度,DDR  IP的配合是必不可少的。

DDR  IP的快速发展。

在数据中心、有线和无线网络以及AI等新应用的推动下,内存、以太网和SerDes等接口IP正在经历多重增长。根据IPnest的预测,2025年前5大接口IP产品总收入将达到25亿美元,2020年至2025年复合年增长率为19%。其中,以DDR为主的存储接口IP将是这波增长的主力军。海量数据时代,数据中心、互联设备、可穿戴产品使得存储接口IP进入加速发展阶段。IPnest数据预测显示,DDR  IP的复合年增长率也将达到19%。

图:DDR  IP将迎来快速发展。

复员方案知识产权的一个非常重要的部分是PHY复员方案的知识产权。作为存储控制器逻辑和动态随机存取存储器颗粒物理接口之间的通用标准接口,DDR  PHY通常作为独立模块存在于片上系统中。随着复员方案标准的不断升级,PHY复员方案的重要性也越来越大。

图:DDR复员方案技术参数。

AI、5G、消费电子、云服务器、智能汽车等新兴应用都要求DDR具有更高的可靠性、带宽、速度和更低的功耗。因此诞生了最新的DDR5和LPDDR5标准,将最大传输速率提升到了6.4Gbps,是DDR4时代的两倍。在如此高的传输速率下,必须保持数据传输的可靠性,连接SoC和存储器的DDR  PHY的设计难度成倍增加。因此,芯片设计市场需要适应性更强的DDR  PHY  IP产品。

4大差异制胜因素。

作为中国专业的半导体知识产权RD和服务提供商,鑫姚辉科技紧紧跟随市场需求,发挥自身深厚的技术积累,研发出DDR  PHY知识产权产品。在9月15日的IP  SoC中国2021研讨会上,鑫技术支持总监刘以《高性能、低功耗、高可靠性DDR接口的设计与实现》为题,介绍了鑫DDR  IP产品的研发及技术优势。

众所周知,由于采用了并行接口,DDR  PHY的发展面临着数据串扰、相位对准、信号采集、时钟架构等技术难题。信姚辉从可靠SI和PI(电源完整性)分析、高可靠性训练设计、高性能DDR  IO设计、多频点快速切换四个方面突破了这些技术瓶颈。

图33 60核姚辉DDR  PHY  IP的主要特性。

1.可靠的SI和PI分析能力。

SI分析的目标是如何在互连路径中保持信号的完全传输。PI分析是针对系统处于输出状态时,如何将负载电流变化引起的电压扰动降到最低。目前,SoC设计面临着封装和PCB布线复杂、SSO(同时开关输出)噪声等一系列问题。为了保证DDR  PHY模块的稳定运行,需要具备可靠的SI和PI分析能力。

据刘介绍,鑫团队开发了一套全新的专用码流分析方法,可以高效分析封装和PCB设计是否符合DDR眼图要求,快速定位缺陷。而且对于时域仿真,还开发了PI极差的码型,可以用来判断芯片电容值是否足够。

在设计流程方面,新姚辉在早期的芯片布图规划中参与了讨论和设计。在深入了解产品需求的基础上,他可以提供稳定的SI和PI硬件设计,并反向驱动Floorplan的放置,从而保证设计出来的产品在芯片和系统层面都处于优秀状态。

信姚辉也非常重视对比,积极推出相关高速接口协会定义的一系列测试程序。通过信号测试过程,可以修正仿真过程和模型的精度,提高仿真结果的精度。

针对CTLE、FFE、DFE等传统IBIS模型在信号仿真中的局限性。鑫可以提供完整的IBIS-AMI建模流程,让客户快速获得精准的link  SI/PI仿真,缩短产品开发时间。

2.高度可靠的培训设计。

输入和输出方向的时间延迟调整称为训练。复员方案培训被认为是一种低收入国家;适应性调整。用于克服DDR拓扑和与系统连接时引入的不确定性。

大多数PHY复员方案采用硬件培训的方式。如果硬件算法有问题,训练就会出错,DDR就不能正常稳定工作。鑫姚辉的DDR  PHY采用软硬件结合的固件训练方式,可以设置不同的范式,比如PRBS范式和专门设计的扫频范式。显然,这种范式能够更全面地反映数据信道的特性,因为它包含了高频、中频和低频的信息,以及长0和长1带来的码间干扰,可以保证更好的训练结果。

同时,刘表示,鑫还采用固件的二维训练模式,可以绘制出以地址线或数据线延迟为横坐标,参考电压为纵坐标的完整二维图像,从而获得更好的参考电压和对应的地址线或数据线延迟。

最重要的一点,辛姚辉。

的IP无需重新流片,支持流片后的固件更新。

3、高性能DDR IO设计

为了保证DDR数据读写的可靠性,在DDR IO设计中,芯耀辉采用了FFE和DFE(判决反馈均衡)技术。

FFE前端预均衡是在DDR TX端采用的技术,其思想就是减小低频分量的能量,使得信号的高频低频部分在信道之后达到均衡。芯耀辉采用可编程的前端预均衡方案,通过设置不同参数可以获得不同的均衡效果,以适应各种应用场景的需要。

相比于CTLE等均衡技术,DFE不会放大噪声信号,因此固态技术协会在JEDEC79-5 规范中正式引入了DFE技术,目的就是为了增强接收端的能力。芯耀辉的DDR PHY提供了一套特殊的固件训练机制,DFE的各级tap的反馈系数可以通过训练快速得到,自适应程度高,可保证每一颗芯片都有更优的DFE性能,有效减小码间串扰和反射造成的影响。

4、多频点快速切换

多频点的快速频率切换技术是芯耀辉独家开发的技术,主要目标就是减少DDR的功耗。

DDR PHY具有4个功耗状态,芯耀辉的方案可以在DRAM初始化的时候训练多个频率点的配置,并保存相关训练结果。当系统确定不需要DRAM工作在高频率时,可以通知DDR控制器,然后DDR控制器会通知DFI,并让DRAM进入自刷新状态,之后频率切换就会自动在DFI和DDR PHY内部进行,频率切换完成之后DDR控制器则会让DRAM退出自刷新,这样DDR就可以切换到一个较低的工作频率,从而降低功耗。相较于同类产品,该技术最大特点是整个过程无需软件介入,在新的频率点无需重新做训练,从而快速稳定地实现频率切换。

正是具备这4大优势,芯耀辉的DDR PHY IP才能在市场竞争中脱颖而出。

让国产IP突出重围

与EDA相同,IP也成为国产芯片上游一个被卡脖子的环节。据IPnest调查显示,2019-2020年欧美公司在全球半导体IP 市场中占据了90%的份额。排名第一的ARM和排名第二的新思科技的全球市场占有率就高达60%。

国产IP发展的困境主要来自三个方面:首先是快速升级的各种接口IP标准化协议,这决定了IP研发需要长期的投入;其次是IP研发需要持续跟踪各芯片制造公司的工艺演进,必须具备工艺制程的快速移植能力;最后,把协议标准集成到IP,并针对各家工艺制程做定制化后,还必须与下游芯片设计公司共同进行芯片验证并大规模量产才能保证IP产品的市场化落地。

芯耀辉董事长兼联席CEO曾克强认为国产IP要取得市场的认可,有两个关键的因素:一是需要公司能坚定的长期投入,专注技术研发和产品打磨,这需要公司在战略和资金投入上都给予充分的保障;二是人才团队,能做成功的IP团队必须有十几年的量产、磨合、迭代和产业化的经验。

这两点恰好是芯耀辉所具备的。芯耀辉的核心团队来自全球领先的IP供应商,还有顶尖芯片公司的IP团队,他们都有10到20几年研发顶尖IP的经验。在这个豪华团队的吸引下,从成立至今不过一年有余的时间,芯耀辉已累计获得近10亿元融资。

高榕资本创始合伙人岳斌表示,ldquo;作为芯片设计的关键支撑,IP是中国芯片设计行业重要的组成部分。芯耀辉集结了全球IP行业的顶尖人才,尤为关键的是,团队将先进工艺IP产品和服务快速带入市场。rdquo;

DDR PHY IP只是芯耀辉众多优秀产品中的一个,整个研发团队正在集中力量自主研发28/14/12纳米及以下先进工艺IP研发和服务,已陆续推出覆盖PCIe、HDMI、USB、SATA、MIPI等产品解决方案。